Chapter 02

불량 메커니즘

수사는 용의자 명단에서 시작한다. 칩이 망가지는 물리적 과정은 종류가 정해져 있고, 각각은 고유한 전기적 증상과 물리적 흔적을 남긴다. 이 장은 그 명단이다. 뒤 장의 장비들이 무엇을 찾으려는 것인지 여기서 먼저 정리한다.

불량을 시간 0 불량, 마모 불량, 과부하 불량으로 나누고 욕조 곡선의 세 구간과 연결한다.
전자 이동, TDDB, HCI·BTI, ESD·EOS·래치업이 어떤 조건에서 빨라지고 어떤 흔적을 남기는지 설명한다.
와이블 분포의 형상 모수로 불량의 성격을 읽고, 가속 계수와 FIT 상한을 계산한다.
전기적 증상에서 거꾸로 용의자를 좁히고, 흔적을 남기지 않는 메커니즘을 구분한다.

세 부류의 용의자

1장에서 불량 모드(관찰된 증상), 불량 메커니즘(물리적 과정), 근본 원인(그 과정을 일으킨 공정·설계·사용 조건)을 구분했다. 메커니즘은 언제 드러나는가에 따라 세 부류로 나뉜다.

시간 0 불량(Time-zero failure): 만들 때부터 있던 공정 결함이다. 파티클, 배선 브리지, 단선, 보이드, 비아 미접속, 식각·세정 잔류물이 여기에 든다. 대부분 웨이퍼 테스트에서 걸러지고 수율 손실로 나타난다.
마모 불량(Wear-out failure): 정상 조건에서 쓰는 동안 재료가 서서히 변한다. 전자 이동, 절연막 파괴(TDDB), 핫 캐리어, BTI가 대표다. 신뢰성 시험이 다루는 대상이다.
과부하 불량(Overstress failure): 규격을 넘는 전압·전류가 한 번 들어와 즉시 망가진다. ESD, EOS, 래치업이다. 사용 시간과 무관하게 우발적으로 일어난다.

많은 제품을 오래 관찰하면 고장률은 욕조 곡선(Bathtub curve)을 그린다. 초기에는 약한 개체가 먼저 죽어 고장률이 떨어지고, 가운데는 낮고 일정하며, 수명 끝에서는 마모로 다시 오른다. 세 구간은 서로 다른 메커니즘 집단이 지배한다.

욕조 곡선. 굵은 선이 전체 고장률이고 점선 세 개가 성분이다. 초기 구간은 테스트를 통과했지만 약한 곳이 남은 잠재 결함, 가운데는 사용 환경의 우발 사건, 끝은 재료의 마모가 지배한다. β는 뒤에서 볼 와이블 분포의 형상 모수다.

시간 0 불량: 공정 결함

공정 결함은 전기적으로 단락, 단선, 그리고 그 중간인 저항성 결함 셋 가운데 하나로 보인다. 같은 파티클이라도 어느 층에 어떤 크기로 떨어졌는가에 따라 증상이 다르다. 그래서 증상만으로 결함의 종류를 정할 수 없고, 위치를 찾아 직접 봐야 한다.

결함	주로 생기는 공정	전기적 증상	크기
파티클(이물)	모든 장비. 증착·식각 챔버 벽 박리, 이송	층 사이에 끼면 단선, 배선 사이에 끼면 단락	수십 nm ~ 수 µm
배선 브리지	CMP 잔류 구리, 노광 초점 불량, 스크래치	단락, IDDQ 증가	배선 간격 정도
배선 단선·목	노광 결함, 도금 보이드, CMP 침식	단선 또는 저항 증가	선폭 정도
비아 보이드	배리어·시드 증착 불연속, 도금 충전 불량	저항성 단선(수백 Ω ~ 수십 kΩ)	수십 nm
비아 미접속	식각 부족, 오버레이 어긋남	단선	수십 nm
잔류물	식각 폴리머, 세정 부족, 감광막 찌꺼기	접촉 저항 증가, 이후 부식의 씨앗	수 nm ~ 수십 nm 두께

아래에서 이 책이 계속 쓰는 28 nm급 배선 단면에 결함을 하나씩 심어 보자. 뒤 장에서 SEM, FIB, TEM으로 보게 될 것과 같은 증거물이다.

SIMULATOR

용의자 대면: 공정 결함의 단면과 증상

결함 위치 표시 결함 없는 정상 단면과 비교

전기적 증상—

테스트에서 보이는 모습—

온도를 올리면—

흔적의 크기—

해볼 것: ① 비아 보이드와 비아 미접속을 번갈아 보자. 둘 다 같은 비아에 생기지만 하나는 저항이 커질 뿐이고 하나는 완전히 끊긴다. 테스트에서 보이는 모습이 다르다. ② “정상 단면과 비교”를 켜고 끄며 차이가 얼마나 작은지 본다. 수십 nm의 차이를 찾으려고 3~8장의 위치 추적이 필요하다. ③ 산화막 파괴는 축척 막대가 달라진다. 가장 작은 흔적이다.

배선이 닳는 방식: 전자 이동과 스트레스 보이드

전자 이동(Electromigration, EM)은 전류를 이루는 전자가 금속 원자에 운동량을 넘겨 원자를 조금씩 밀어내는 현상이다. 이 힘을 전자풍이라 부른다. 원자는 전자가 흐르는 방향, 곧 음극에서 양극 쪽으로 움직인다. 원자가 빠져나간 음극 쪽에는 보이드가, 원자가 쌓이는 양극 쪽에는 힐록(Hillock)이나 돌출이 생긴다.

원자 흐름이 배선 어디서나 같다면 아무 일도 없다. 문제는 흐름이 끊기는 곳이다. 구리 다마신 배선에서 비아 바닥의 배리어(Ta/TaN)는 구리 원자를 통과시키지 않는다. 그래서 비아 근처에서 원자가 떠나기만 하고 채워지지 않는 자리가 생기고, 보이드는 거의 항상 비아 주변에서 자란다. 구리에서 원자가 가장 빨리 움직이는 길은 결정립계가 아니라 구리와 위쪽 캡 절연막(SiCN) 사이의 계면이다.

전자 이동. 전자는 왼쪽 비아로 들어와 오른쪽 비아로 나간다. 배리어가 원자의 공급을 막으므로 음극 쪽은 원자가 모자라 인장 응력이, 양극 쪽은 원자가 넘쳐 압축 응력이 쌓인다. 이 응력 기울기는 원자를 반대로 미는 힘이 된다. 인장 응력이 임계값을 넘으면 보이드가 핵을 만든다.

EM 수명은 전류 밀도와 온도에 강하게 의존한다. 경험식인 블랙의 식(Black's equation)이 지금도 기준이다.

$$MTTF = A\,J^{-n}\exp\!\left(\frac{E_a}{kT}\right)$$

$J$는 전류 밀도, $E_a$는 활성화 에너지, $k$는 볼츠만 상수, $T$는 절대 온도. 구리 배선에서 $n$은 약 1(보이드 성장이 수명을 정할 때)에서 2(보이드 핵 생성이 정할 때) 사이, $E_a$는 캡 계면 확산일 때 약 0.8~1.0 eV다. 알루미늄 배선은 결정립계 확산이 지배하여 약 0.6~0.8 eV로 더 낮다.

응력 기울기가 만드는 역류 덕분에 짧은 배선은 죽지 않는다. 배선이 짧을수록 같은 응력 차이가 더 가파른 기울기가 되어 전자풍을 상쇄하기 때문이다. 전류 밀도와 길이의 곱 $J L$이 임계값 $(JL)_c$보다 작으면 원자 이동이 멈춘다. 이것이 블레흐 효과(Blech effect)이고, 구리·저유전막 배선에서 $(JL)_c$는 대략 2000~4000 A/cm다. 1 MA/cm²에서는 약 20~40 µm보다 짧은 배선이 여기에 든다. 설계 규칙은 이 효과를 써서 짧은 배선에 더 큰 전류를 허용한다.

SIMULATOR

전자 이동 가속 시험: 보이드 성장과 저항 계단

전류 밀도 J 온도 배선 길이 L

J·L 곱 (임계 3000)—

이 J의 블레흐 길이—

중앙 수명 t50—

저항 변화 ΔR/R₀—

상태—

해볼 것: ① 기본 조건(2 MA/cm², 300 °C)에서 스트레스를 인가한다. 저항은 한동안 거의 변하지 않다가 보이드가 비아 위 단면을 다 막는 순간 계단처럼 뛴다. 그 뒤로는 전류가 얇은 배리어로만 흐른다. ② 온도를 105 °C, 전류를 1 MA/cm²로 내리면 t50이 시간에서 수백 년으로 늘어난다. 가속 시험이 필요한 이유다. ③ 길이를 10 µm로 줄이면 J·L이 임계값 아래로 내려가 응력만 쌓이고 보이드가 생기지 않는다. ④ 길이가 길수록 같은 보이드가 만드는 저항 계단은 작다. (n = 1.1, Ea = 0.9 eV, (JL)c = 3000 A/cm로 둔 교육용 모델. 그림의 길이 비율은 실제와 다르다.)

EM 시험은 무엇을 알려 주는가. 한 배선 구조의 수명 분포와 $n$, $E_a$를 준다. 알려 주지 못하는 것도 분명하다. 300 °C에서 잰 수명을 105 °C로 외삽할 때 지배 확산 경로가 같다는 가정이 들어간다. 그리고 시험 구조는 실제 제품의 배선이 아니다. 불량 분석에서 EM은 음극 쪽 비아 근처의 보이드와, 반대쪽 끝의 구리 돌출이 짝을 이루는 모습으로 확인한다. 보이드만 있고 전류 방향과 맞지 않으면 다른 원인을 의심한다.

스트레스 유발 보이드

스트레스 유발 보이드(Stress-induced voiding, SIV)는 전류 없이도 생긴다. 구리는 주변 절연막보다 열팽창이 크다. 약 350~400 °C의 후속 공정에서 식으면 구리는 줄어들려 하지만 절연막에 갇혀 있어 인장 응력을 받는다. 이 응력을 풀려고 빈자리(공공)가 응력이 집중된 곳, 주로 넓은 배선에 하나만 연결된 비아의 바닥으로 모여 보이드가 된다. 온도가 높으면 확산은 빠르지만 응력이 작아지고, 낮으면 응력은 크지만 확산이 느리다. 그래서 약 150~200 °C에서 가장 빠르다. 고온 보관 시험으로 평가하고, 넓은 배선에는 비아를 여러 개 두는 설계 규칙으로 막는다. 전류 방향과 무관하다는 점이 EM과 구별되는 단서다.

절연막이 뚫리는 방식: TDDB

절연막은 파괴 전기장보다 낮은 전기장에서도 오래 두면 결국 뚫린다. 이것이 시간 의존 절연 파괴(Time-dependent dielectric breakdown, TDDB)다. 전기장 아래에서 절연막 안에 결함(트랩)이 하나씩 무작위로 생기고, 결함들이 우연히 한 줄로 이어져 두 전극을 잇는 순간 전류가 그 길로 몰린다. 이 그림을 퍼콜레이션 모델(Percolation model)이라 한다.

수명이 전기장에 어떻게 의존하는가에는 두 가지 고전 모델이 있다.

$$t_{BD} = A\exp(-\gamma E)\exp\!\left(\frac{E_a}{kT}\right) \qquad\text{또는}\qquad t_{BD} = \tau_0\exp\!\left(\frac{G}{E}\right)\exp\!\left(\frac{E_a}{kT}\right)$$

왼쪽이 E 모델(전기장이 결합을 끊는다), 오른쪽이 1/E 모델(터널링으로 주입된 정공이 손상을 만든다). $\gamma$는 전기장 가속 계수로 대략 1 MV/cm당 수명 10배 정도다. 높은 전기장의 시험 자료에는 둘 다 잘 맞지만 사용 조건으로 외삽하면 E 모델이 더 짧은 수명을 준다. 수 nm 이하의 얇은 막에는 전압의 거듭제곱 모델 $t_{BD}\propto V^{-n}$을 쓴다.

퍼콜레이션 모델은 통계까지 설명한다. 막이 얇으면 결함 몇 개만 이어져도 길이 완성되므로 파괴 시점이 운에 크게 좌우되고 분포가 넓다. 와이블 형상 모수 β가 작다는 뜻이다. 두꺼운 막은 많은 결함이 필요해 분포가 좁다. 또 면적이 넓을수록 가장 약한 곳이 먼저 뚫리므로 수명은 $(A_1/A_2)^{1/\beta}$에 비례해 짧아진다.

SIMULATOR

TDDB 퍼콜레이션: 결함이 이어지는 순간

산화막 두께 전기장

현재 결함 밀도—

이 소자의 시간—

표본의 β—

표본의 t63—

해볼 것: ① “한 소자 스트레스”를 여러 번 눌러 보자. 같은 조건인데 파괴 시점과 위치가 매번 다르다. 붉은 점이 게이트와 기판을 잇는 경로다. ② 두께를 2칸으로 줄이면 결함이 조금만 생겨도 뚫리고, 아래 와이블 확률지의 기울기 β가 눈에 띄게 작아진다. 회색 점이 바로 전 조건이다. ③ 전기장을 바꾸면 분포가 기울기는 그대로 둔 채 옆으로만 움직인다. 전기장은 결함이 생기는 속도를, 두께는 필요한 결함의 수를 정한다. (한 칸은 결함 하나의 크기 약 0.9 nm, 시간 척도는 임의. 전기장 1 MV/cm당 10배로 둔 E 모델.)

파괴에는 두 단계가 있다. 소프트 브레이크다운은 가는 경로 하나가 생겨 누설과 잡음이 늘지만 트랜지스터는 아직 동작하는 상태다. 얇은 막에서 흔하다. 경로로 흐르는 전류가 충분히 크면 줄열이 경로를 넓히고 녹여 하드 브레이크다운이 된다. 게이트와 기판이 낮은 저항으로 이어진다. 하드 브레이크다운의 흔적은 수 nm에서 수십 nm이고, TEM으로 봐야 한다. 위치는 포톤 에미션으로 찾는다. 소프트 브레이크다운은 물리적으로 찾아내기가 매우 어렵다.

배선 사이의 저유전막에도 TDDB가 있다. 간격 45 nm에 1 V가 걸리면 전기장은 약 0.2 MV/cm로 게이트 산화막보다 훨씬 낮다. 그러나 저유전막은 다공질이고 식각·CMP 손상과 수분에 약하며, 배리어가 불완전하면 구리 이온이 전기장을 따라 절연막으로 파고든다. 실제 간격은 오버레이 오차와 선 가장자리 거칠기 때문에 설계값보다 좁다. 그래서 수명은 가장 좁은 한 곳이 정한다. 흔적은 두 배선 사이에 구리가 번진 자국이나 녹은 자리다.

트랜지스터가 늙는 방식: HCI와 BTI

배선과 절연막의 마모는 끝에 가서 끊어지거나 뚫린다. 트랜지스터의 마모는 다르다. 끊어지지 않고 특성이 서서히 밀린다. 문턱 전압 $V_{th}$가 오르고 구동 전류가 줄어 회로가 느려진다. 처음에는 최고 동작 주파수와 최저 동작 전압의 여유가 줄어드는 것으로만 나타난다.

	핫 캐리어 주입 (HCI)	BTI (NBTI · PBTI)
무엇이 일어나는가	드레인 근처 강한 전기장에서 가속된 캐리어가 Si–H 결합을 끊어 계면 상태를 만들고 일부는 산화막에 갇힌다	게이트에 전압이 걸린 채 고온에 있으면 계면 상태가 생기고 산화막 트랩에 전하가 갇힌다
언제	스위칭하는 순간(드레인 전압이 높고 채널에 전류가 흐를 때)	켜져 있는 동안 내내. NBTI는 pMOS, PBTI는 high-k nMOS
손상 위치	드레인 쪽 끝에 국한	채널 전체에 고르게
시간 의존	$\Delta V_{th}\propto t^{\,n}$, n 약 0.4~0.5	$\Delta V_{th}\propto t^{\,n}$, n 약 0.15~0.25
가속 인자	드레인 전압, 스위칭 횟수. 온도 의존은 약하고 공정 세대에 따라 부호가 다르다	게이트 전압, 온도
회복	거의 없음	스트레스를 끊으면 일부가 마이크로초~초 단위로 회복

BTI의 회복은 측정을 어렵게 한다. 스트레스를 멈추고 $V_{th}$를 재는 사이에 이미 일부가 돌아온다. 측정 지연에 따라 값이 달라지므로 지연 시간을 함께 보고한다. 실제 회로에서 신호가 오르내리면 스트레스와 회복이 번갈아 일어나 직류 스트레스보다 열화가 작다.

흔적을 남기지 않는 용의자 HCI와 BTI의 손상은 계면의 끊어진 결합과 갇힌 전하다. 원자 몇 개 수준이어서 SEM이나 TEM 영상에는 아무것도 보이지 않는다. 물리적 분석으로 확인할 수 없고 전기적 측정으로만 판단한다. 개별 트랜지스터의 특성을 나노프로빙으로 재서 새 소자와 비교하거나, 고온에 두어 회복되는지를 본다. 단면을 아무리 깨끗하게 떠도 이상이 없다는 결과 자체가 단서가 되는 경우다.

과부하: ESD, EOS, 래치업

정전기 방전(Electrostatic discharge, ESD)은 대전된 물체의 전하가 핀을 통해 순식간에 빠져나가는 사건이다. 에너지는 작지만 나노초 안에 암페어 단위의 전류가 흐른다. 시험 규격은 대전된 물체가 무엇인가에 따라 나뉜다.

구분	모사하는 상황	시간 규모	전류	전형적인 흔적
HBM (인체 모델)	대전된 사람이 핀을 만진다. 100 pF을 1.5 kΩ으로 방전	상승 약 2~10 ns, 감쇠 약 150 ns	2 kV에서 피크 약 1.3 A	입출력 보호 소자의 접합 용융 필라멘트, 콘택 스파이크. 1 µm 안팎
CDM (대전 소자 모델)	대전된 칩 자신이 접지된 금속에 닿는다	상승 약 0.1~0.5 ns, 전체 1~2 ns	500 V에서 피크 수 A 이상(패키지 크기에 따라)	게이트 산화막 파괴. 내부 회로나 전원 영역 경계에서도 생긴다. 0.1 µm 이하
EOS (전기적 과부하)	전원 순서 오류, 과전압, 역삽입, 핫 플러그	마이크로초 ~ 초	수백 mA ~ 수 A가 오래	금속 용융·번아웃, 본드 와이어 단선, 몰드 탄화. 수십 µm 이상
래치업	입출력 과전압·과전류, 전원 급변	전원을 끌 때까지 지속	전원에서 접지로 수백 mA 이상	전원 배선 번아웃. 전류가 제한되면 흔적 없음

흔적의 크기가 구분의 열쇠다. 손상의 부피는 들어간 에너지에 비례한다. CDM은 가장 빠르고 에너지가 작아 산화막에 핀홀 하나를 남긴다. 광학 현미경으로는 보이지 않고 층을 걷어 낸 뒤 SEM으로 찾는다. HBM은 보호 소자의 접합이 녹았다 굳은 필라멘트를 남긴다. EOS는 금속이 녹아 뭉치고 주변이 변색하여 패키지를 열면 광학 현미경으로 바로 보인다. 다만 큰 EOS 손상은 처음의 작은 결함을 덮어 버린다. ESD로 약해진 곳이 이후 정상 동작 전류로 타 버렸다면 남은 것은 EOS 모양의 흔적뿐이다.

래치업

벌크 CMOS에는 설계하지 않은 소자가 숨어 있다. pMOS의 p+ 소스, n웰, p형 기판, nMOS의 n+ 소스가 차례로 놓여 pnpn 구조, 곧 기생 사이리스터를 이룬다. 평소에는 꺼져 있지만 입출력 핀으로 전류가 주입되어 기판이나 웰의 전위가 국부적으로 약 0.7 V 움직이면 두 기생 트랜지스터가 서로의 베이스에 전류를 대 주며 켜진 상태로 고정된다. 두 전류 이득의 곱이 1을 넘는 것이 조건이다. 유지 전압이 전원 전압보다 낮으면 전원을 끌 때까지 꺼지지 않는다.

기생 사이리스터. VDD에 묶인 p+와 GND에 묶인 n+ 사이에 pnpn 경로가 있다. 웰 저항과 기판 저항에 전류가 흘러 전압 강하가 생기면 접합이 순방향으로 켜진다. 그래서 탭을 촘촘히 두어 두 저항을 낮추고, 입출력 회로 둘레에 가드 링을 두른다.

래치업은 전류가 제한되면 전원을 껐다 켜는 것으로 회복되고 아무 흔적도 남기지 않는다. 제한되지 않으면 전원 배선이 타서 EOS와 같은 모습이 된다. 켜진 상태에서는 pnpn 경로가 강하게 발광하고 발열하므로 포톤 에미션이나 열화상으로 위치를 찾는다.

패키지 쪽 용의자

칩 바깥에도 메커니즘이 있다. 몰드와 다이 사이의 박리, 흡습한 패키지가 리플로 가열(약 260 °C)에서 수증기 압력으로 터지는 팝콘 현상, 온도 사이클의 반복 변형으로 솔더 범프에 생기는 피로 균열, 금 와이어와 알루미늄 패드 사이에 자라는 금속간 화합물과 커켄달 보이드, 수분과 염소 이온이 만드는 패드 부식, 전압이 걸린 두 도체 사이에 금속이 자라는 이온 이동이 대표다. 온도 사이클 수명은 코핀–맨슨 식 $N_f\propto \Delta T^{-m}$을, 습도 수명은 펙 모델 $t_f\propto RH^{-n}\exp(E_a/kT)$를 쓴다. 이들은 칩을 열기 전에 X선과 초음파 현미경으로 먼저 확인한다. 자세한 내용은 5장에서 다룬다.

수명의 통계: 와이블, 가속 계수, FIT

같은 조건의 소자도 죽는 시점은 제각각이다. 신뢰성은 분포로만 말할 수 있다. 가장 널리 쓰는 것이 와이블 분포(Weibull distribution)다.

$$F(t) = 1-\exp\!\left[-\left(\frac{t}{\eta}\right)^{\beta}\right], \qquad h(t) = \frac{\beta}{\eta}\left(\frac{t}{\eta}\right)^{\beta-1}, \qquad \ln\!\big[-\ln(1-F)\big] = \beta\ln t-\beta\ln\eta$$

$F$는 누적 불량 비율, $h$는 고장률, $\eta$는 63.2%가 죽는 특성 수명, $\beta$는 형상 모수. 셋째 식 때문에 세로축을 $\ln[-\ln(1-F)]$, 가로축을 $\ln t$로 잡은 와이블 확률지에서 자료는 기울기 $\beta$인 직선이 된다.

β가 불량의 성격을 말해 준다. β < 1이면 고장률이 시간에 따라 줄어든다. 약한 개체가 먼저 죽는 초기 불량이다. β = 1이면 고장률이 일정한 우발 불량이고 지수 분포와 같다. β > 1이면 고장률이 늘어나는 마모다. 가장 약한 고리가 수명을 정하는 TDDB에는 와이블이 물리적으로 맞고, 보이드가 서서히 자라는 EM에는 로그 정규 분포를 관례로 쓴다. 두 분포는 표본이 수십 개일 때 가운데에서는 구별되지 않지만 0.1% 이하의 꼬리로 외삽하면 크게 벌어진다. 제품이 요구하는 것은 그 꼬리다.

SIMULATOR

와이블 확률지와 욕조 곡선

형상 모수 β 특성 수명 η 표본 수 초기 불량 모집단 8% 섞기 (β = 0.5)

불량의 성격—

평균 수명 MTTF—

0.1% 수명—

10년 누적 불량—

표본에서 추정한 β—

해볼 것: ① β를 0.5, 1, 3으로 바꾸며 왼쪽 고장률 곡선이 내려가는 선, 수평선, 올라가는 선으로 바뀌는 것을 본다. ② β = 3에서 평균 수명과 0.1% 수명을 비교하자. 평균은 100만 시간 가까이인데 첫 0.1%는 그 십분의 일에서 죽는다. 평균 수명으로 제품 수명을 말하면 안 된다. ③ 초기 불량 모집단을 섞으면 확률지의 점들이 한 직선에 놓이지 않고 꺾인다. 꺾임은 메커니즘이 둘이라는 신호이고, 고장률은 욕조의 왼쪽 벽과 오른쪽 벽을 그린다. ④ 표본 수를 10으로 줄이고 “새 표본”을 여러 번 누르면 추정한 β가 크게 흔들린다.

가속 시험과 FIT

10년 수명을 10년 동안 확인할 수는 없다. 온도와 전압을 올려 같은 메커니즘을 빠르게 진행시키고 가속 계수(Acceleration factor)로 사용 조건에 환산한다.

$$AF = \underbrace{\exp\!\left[\frac{E_a}{k}\left(\frac{1}{T_{use}}-\frac{1}{T_{stress}}\right)\right]}_{\text{온도 (아레니우스)}} \times \underbrace{\exp\!\big[\gamma\,(V_{stress}-V_{use})\big]}_{\text{전압}}, \qquad \lambda \le \frac{\chi^2_{CL,\,2r+2}}{2\,N\,t\,AF}$$

$\lambda$는 고장률의 상한, $N$은 표본 수, $t$는 시험 시간, $r$은 고장 수, $\chi^2$는 신뢰 수준 $CL$, 자유도 $2r+2$의 카이제곱 값. 고장률의 단위 FIT는 10억 소자·시간당 고장 1건이다. EM처럼 전류가 가속 인자이면 전압 항 대신 $(J_{stress}/J_{use})^{n}$을 쓴다.

대표적인 수명 시험이 HTOL(High-temperature operating life)이다. 소자를 약 125 °C에서 정격보다 조금 높은 전압으로 1000시간 동작시킨다. 고장이 하나도 없어도 고장률이 0이라고 말할 수 없다. 표본 수가 유한하므로 말할 수 있는 것은 상한뿐이다. 고장 0건일 때 60% 신뢰 수준의 카이제곱 값은 1.83이다.

SIMULATOR

가속 시험 계산기: 가속 계수와 FIT 상한

사용 온도 시험 온도 활성화 에너지 Ea 사용 전압 시험 전압 전압 가속 γ 표본 수 N 시험 시간 고장 수 r

온도 가속—

전압 가속—

전체 가속 계수—

시험 시간의 사용 환산—

FIT 상한—

10년 누적 불량 상한—

해볼 것: ① γ를 0으로 두고 표본 77개, 1000시간, 고장 0건을 넣으면 약 150 FIT이 나온다. 표본을 231개(3로트)로 늘리면 3분의 1이 된다. 고장이 없어도 상한은 표본 수만큼만 내려간다. ② Ea를 0.7에서 0.4 eV로 낮추면 가속 계수가 한 자릿수 줄어든다. 메커니즘을 모른 채 Ea를 가정하면 결론이 그만큼 흔들린다. ③ 고장 수를 1로 올리면 상한이 두 배 넘게 뛴다. ④ 신뢰 수준 90%는 같은 자료에서 더 보수적인 값을 준다. (그래프는 사용 조건의 수명을 1로 둔 아레니우스 선. 가로축은 1/T 눈금이다.)

가속 시험이 알려 주지 못하는 것을 기억해야 한다. 첫째, 가정한 Ea와 다른 메커니즘은 환산이 틀린다. Ea가 낮은 메커니즘은 고온 시험에서 거의 가속되지 않으므로 통과했다고 안심할 수 없다. 둘째, 시험 조건이 너무 가혹하면 사용 조건에서는 일어나지 않는 메커니즘이 켜진다. 셋째, 시험은 파괴적이다. 스트레스를 받은 소자는 출하할 수 없고, 시험 중 고장 난 소자는 그대로 불량 분석으로 넘어간다. 그 분석이 메커니즘을 확인해야 Ea의 가정이 맞았는지 알 수 있다.

용의자 대조표

지금까지의 내용을 한 표로 모은다. 수사에서는 이 표를 거꾸로 읽는다. 전기적 증상과 가속 인자에서 출발해 후보를 좁히고, 예상되는 흔적의 크기에 맞는 기법을 고른다.

메커니즘	전기적 증상	가속 인자	Ea (약)	물리적 흔적	주로 쓰는 기법
공정 결함 (브리지·단선)	단락, 단선. 시간 0부터	없음	—	잔류 금속, 끊긴 배선, 이물	스캔 진단, OBIRCH, SEM
저항성 비아·콘택	저전압·고주파에서만 지연 불량	약함. 전류·온도 사이클로 진행하기도	—	바닥 보이드, 계면의 얇은 이물 층	SDL, 전압 대비, FIB, TEM
전자 이동	저항이 계단처럼 증가, 단선. 드물게 단락	전류 밀도, 온도	0.8~1.0 eV	음극 쪽 보이드, 양극 쪽 돌출	OBIRCH, FIB 단면
스트레스 유발 보이드	비아 저항 증가, 단선	온도(150~200 °C에서 최대)	0.7~0.9 eV	넓은 배선 아래 비아 바닥 보이드	FIB 단면, TEM
게이트 TDDB	게이트 누설 급증, 논리 고착	전기장, 온도	0.5~0.9 eV	수 nm ~ 수십 nm의 파괴 경로	포톤 에미션, 나노프로빙, TEM
배선 간 TDDB	배선 사이 누설, 단락	전기장, 온도, 수분	0.5~0.9 eV	저유전막 속 구리, 용융 자국	OBIRCH, TEM, EDS
HCI	구동 전류 감소, 속도 저하	드레인 전압, 스위칭	−0.2~0.2 eV	없음	나노프로빙
BTI	문턱 전압 상승, 최저 동작 전압 상승	게이트 전압, 온도	0.1~0.2 eV*	없음. 일부 회복	나노프로빙
ESD (HBM)	핀 누설, 핀 단락	—	—	보호 소자의 접합 필라멘트, 약 1 µm	I-V 곡선, 포톤 에미션, 층 제거
ESD (CDM)	내부 게이트 누설, 기능 불량	—	—	산화막 핀홀, 0.1 µm 이하	포톤 에미션, SEM
EOS	전원 단락, 핀 단선	—	—	금속 용융, 탄화. 수십 µm 이상	디캡 후 광학 검사
래치업	전원 전류 급증, 전원 재투입으로 회복	고온에서 잘 걸린다	—	없음 또는 전원 배선 번아웃	포톤 에미션, 열화상
패키지 박리·균열·부식	단선, 간헐 불량, 누설	온도 사이클, 습도	0.7~0.8 eV (습도)	계면 틈, 범프 균열, 부식 생성물	X선, 초음파 현미경

* BTI의 값은 문턱 전압 변화량의 온도 의존이다. 수명으로 환산하면 시간 지수로 나눈 만큼 커진다. Ea는 공정과 재료에 따라 달라지는 대표값이다.

증상에서 용의자로 전압과 온도에 대한 반응이 가장 값싼 단서다. 모든 조건에서 죽으면 완전한 단락이나 단선이다. 저전압이나 고속에서만 죽으면 저항성 결함이나 약해진 트랜지스터다. 고온에서 나빠지면 금속 저항이나 누설이, 저온에서 나빠지면 접촉 계면이나 균열처럼 열팽창으로 붙었다 떨어지는 곳이 의심된다. 전원을 껐다 켜면 살아나면 래치업이다. 단, 이것은 순위를 매기는 근거일 뿐 증거가 아니다.

CASE FB-28사건 파일 · 2장

용의자 목록 좁히기

앞 장에서 사건을 접수했다. 28 nm 모바일 SoC의 특정 로트에서 수율이 약 6%p 떨어졌고, 불량 모드는 저전압에서의 스캔 테스트 불량이다. 대조표에 이 증상을 대 본다.

정격 전압에서는 통과하고 저전압과 고주파에서만 불량이 난다. 완전한 단선이라면 전압과 상관없이 죽고, 완전한 단락이라면 전원 전류가 늘어야 한다. 조건에 따라 통과와 불량이 갈리는 것은 신호가 늦게 도착한다는 뜻이고, 신호 경로 어딘가에 저항이 끼어 있을 때 흔하다. 저항성 비아, 저항성 콘택, 가늘어진 배선이 후보다. 전압이 낮으면 트랜지스터의 구동 전류가 줄어 같은 저항이 더 큰 지연을 만든다.

단서가 하나 더 있다. 온도를 올리면 불량이 오히려 줄어든다. 금속 배선이 가늘어진 것이라면 금속 저항은 온도와 함께 커지므로 고온에서 더 나빠져야 한다. 반대로 움직인다는 것은 금속 경로가 아니라 얇은 이물 층을 사이에 둔 접촉 저항의 성격이다. 수율 문제로 시간 0부터 나타났으므로 마모 메커니즘은 뒤로 미룬다.

얻은 단서완전한 단선·단락이 아니다. 저항성 결함, 그중에서도 접촉 계면 쪽이 유력하다.

아직 모르는 것어느 층, 어느 위치인가. 저전압에서는 트랜지스터도 고온에서 빨라질 수 있어 온도 단서만으로는 확정할 수 없다.

다음 단계3장에서 불량 다이가 웨이퍼 어디에 있고 어떤 전압·주파수에서 죽는지 본다.

핵심 정리

불량 메커니즘은 시간 0 불량(공정 결함), 마모 불량, 과부하 불량으로 나뉘고, 욕조 곡선의 초기·우발·마모 구간과 대응한다.
전자 이동은 음극 쪽 비아 근처에 보이드를, 양극 쪽에 돌출을 남긴다. 수명은 블랙의 식을 따르고, J·L이 임계값보다 작은 짧은 배선은 죽지 않는다.
TDDB는 무작위로 생긴 결함이 이어지는 퍼콜레이션이다. 막이 얇을수록 와이블 β가 작아 분포가 넓고, 면적이 클수록 수명이 짧다.
HCI와 BTI는 특성을 서서히 밀 뿐 영상에 보이는 흔적을 남기지 않는다. 전기적 측정으로만 확인한다.
과부하 불량은 흔적의 크기로 구분한다. CDM은 0.1 µm 이하의 산화막 핀홀, HBM은 1 µm 안팎의 접합 필라멘트, EOS는 수십 µm 이상의 금속 용융이다.
가속 시험은 가정한 Ea와 모델 위에서만 유효하다. 고장 0건은 고장률 0이 아니라 표본 수가 정하는 상한을 줄 뿐이다.

확인 퀴즈

어떤 칩이 정격 전압에서는 정상이고 저전압·고주파에서만 불량이며, 온도를 올리면 불량이 줄어든다. 가장 먼저 의심할 것은?

조건에 따라 통과와 불량이 갈리는 것은 지연 문제이고 저항성 결함에서 흔하다. 금속 저항은 고온에서 커지므로, 고온에서 나아진다면 금속 경로보다 접촉 계면 쪽이다. 완전한 단선이나 단락은 조건과 무관하게 불량이다.

구리 배선의 전자 이동 불량에서 보이드가 주로 발견되는 곳은?

원자는 전자와 같은 방향으로 밀린다. 비아의 배리어가 원자 공급을 막으므로 음극 쪽에서 원자가 모자라 보이드가 생기고, 양극 쪽에는 원자가 쌓여 돌출이 생긴다. 보이드 위치가 전류 방향과 맞지 않으면 스트레스 유발 보이드나 공정 결함을 의심한다.

게이트 산화막이 얇아질 때 TDDB 수명 분포에 일어나는 일로 옳은 것은?

얇은 막은 결함 몇 개만 이어져도 경로가 완성된다. 필요한 결함 수가 적을수록 우연의 영향이 커져 파괴 시점이 넓게 퍼진다. 퍼콜레이션 모델이 설명하는 핵심 결과다.

HTOL에서 77개를 1000시간 시험해 고장이 0건이었다. 올바른 결론은?

고장 0건은 상한을 준다. 상한은 표본 수·시험 시간·가속 계수의 곱에 반비례한다. 가속 계수는 가정한 Ea에 의존하므로, Ea가 낮은 메커니즘은 같은 시험으로 충분히 검증되지 않는다.