Chapter 03

전기적 불량 검출

수사는 신고에서 시작한다. 칩의 불량은 현미경에 먼저 잡히는 것이 아니라 테스터가 내놓는 숫자로 먼저 신고된다. 어느 다이가, 어떤 테스트 항목에서, 어떤 전압·속도·온도 조건에서 실패했는가. 이 첫 진술을 잘 받아 두면 칩을 열기 전에 용의자가 절반으로 줄어든다. 이 장은 테스트 데이터만으로 어디까지 알 수 있고, 어디서부터는 알 수 없는지를 다룬다.

웨이퍼 테스트, 최종 테스트, 번인의 역할과 하드 빈·소프트 빈의 차이를 설명한다.
웨이퍼 맵의 무늬를 보고 무작위 불량과 체계적 불량을 가르고, 의심할 공정을 고른다.
슈무 플롯의 모양에서 하드 불량과 마진 불량, 저전압 바닥과 고주파 벽을 구분한다.
IDDQ가 단락을 잡는 원리와 미세 공정에서 한계가 생기는 이유를 설명한다.
핀 간 I-V 곡선으로 단선·단락·누설·접합 손상을 구분한다.

사건은 어디서 신고되는가

칩은 출하 전에 적어도 두 번 전기 검사를 받는다. 첫째는 웨이퍼 테스트(Wafer sort, EDS)다. 웨이퍼를 자르기 전에 프로브 카드(Probe card)의 탐침 수백~수만 개를 다이의 패드에 눌러 대고 ATE(Automatic test equipment)가 신호를 넣고 응답을 읽는다. 불량 다이는 조립하지 않으므로 패키지 비용을 아낀다. 둘째는 조립 뒤의 최종 테스트(Final test)로, 핸들러가 패키지를 소켓에 꽂아 고온·저온·실제 동작 속도로 검사한다. 필요한 제품은 그 사이나 뒤에 번인(Burn-in)을 넣어 높은 전압과 온도로 초기 불량을 미리 끌어낸다(2장의 욕조 곡선 앞부분).

테스트 흐름. 세 번의 검사에서 떨어진 것들이 불량 분석실로 온다. 실물보다 먼저 도착하는 것은 데이터다. 어느 단계에서 떨어졌는지부터가 단서다. 웨이퍼 테스트에서 떨어지면 원인은 다이 안(전공정)에 있고, 웨이퍼 테스트는 통과했는데 최종 테스트에서 떨어지면 조립이나 패키지를 먼저 의심한다.

빈: 테스터가 쓰는 사건 분류 코드

테스터는 다이마다 판정 결과를 빈(Bin) 번호로 남긴다. 하드 빈(Hard bin)은 프로버나 핸들러가 물건을 물리적으로 나누는 큰 분류로 개수가 적다(합격, 연속성 불량, 기능 불량 등). 소프트 빈(Soft bin)은 테스트 프로그램이 붙이는 세부 코드로, 어느 항목의 어느 조건에서 실패했는지를 담으며 수백 개에 이르기도 한다. 관례로 빈 1이 합격이다. 불량 분석에 쓸모 있는 것은 소프트 빈이다. "기능 불량"이라는 하드 빈은 증상이 있다는 말일 뿐이고, "0.85 V 스캔 천이 패턴 불량"이라는 소프트 빈이 되어야 진술이 된다.

양산 테스트는 첫 실패에서 멈춘다테스트 시간은 비용이므로 양산 프로그램은 한 항목이라도 실패하면 곧바로 다음 다이로 넘어간다(stop on first fail). 그래서 빈 코드는 "처음 걸린 항목"일 뿐 그 다이의 모든 증상이 아니다. 불량 분석용으로는 실패해도 끝까지 돌리며 모든 측정값을 남기는 모드(continue on fail, data log)로 다시 시험한다. 4장의 스캔 진단도 이 전체 실패 기록이 있어야 가능하다.

테스트 항목마다 잡는 것이 다르다

항목	방법	잡는 것	대표 조건과 한계
연속성 Open/short	핀에 약 ±100 µA를 흘리고 보호 다이오드의 전압 강하를 읽는다	프로브 접촉 불량, 본드·범프 단선, 핀 간 단락	정상은 약 0.4~0.8 V. 가장 먼저 한다. 여기서 떨어지면 뒤 항목은 의미가 없다
누설·전원 단락	입력 핀 누설 전류, 전원 핀 전류 측정	게이트 산화막 손상, ESD 손상, 전원–접지 단락	입력 누설 규격은 대개 µA 수준 이하
DC 파라메트릭	출력 전압·구동 전류, 기준 전압, 스크라이브 라인 시험 소자	문턱 전압·저항 편차, 약한 구동	합격이어도 분포의 치우침이 단서가 된다
기능·스캔 Stuck-at	스캔 체인으로 패턴을 밀어 넣고 응답을 비교	논리 값이 고정되는 완전한 단선·단락	느린 클럭으로 시험. 지연 결함은 통과한다
천이 지연 At-speed	실제 동작 속도로 값을 바꾸고(launch) 한 주기 뒤 포획(capture)	저항성 비아·콘택, 가는 배선, 느린 트랜지스터	여유가 큰 경로의 작은 지연은 놓친다
IDDQ	클럭을 멈춘 정지 상태에서 전원 전류 측정	브리지, 게이트 산화막 단락	배경 누설이 큰 미세 공정에서 분해능 저하
메모리 BIST	칩 안의 내장 회로가 마치(March) 패턴으로 모든 셀을 읽고 쓴다	셀·행·열 불량	실패 주소가 곧 위치다(4장의 비트맵)
스트레스	규격보다 높은 전압을 잠깐 인가, 번인	약한 산화막, 잠재 결함	시료를 바꾼다. 되돌릴 수 없다

전기 테스트는 비파괴인가거의 그렇다. 다만 흔적이 전혀 없지는 않다. 탐침은 알루미늄 패드의 산화막을 긁어 뚫으며 접촉하므로 패드에 프로브 자국이 남는다. 여러 번 다시 시험하면 자국이 깊어져 와이어 본딩 불량이나 패드 아래 층의 균열을 만들 수 있다. 고전압 스트레스와 번인은 약한 결함을 일부러 진행시킨다. 마진 불량품은 시험을 되풀이하는 것만으로 증상이 달라지기도 한다. 그래서 불량품을 받으면 먼저 증상이 재현되는지 확인하고, 그 조건을 기록해 둔다.

웨이퍼 맵: 불량의 지리

다이마다의 합격·불합격을 웨이퍼 위 좌표에 찍은 것이 웨이퍼 맵(Wafer map)이다. 불량 분석에서 가장 값싸고 가장 강력한 그림이다. 공정 장비는 웨이퍼 전체를 한꺼번에 다루므로, 장비의 문제는 웨이퍼 위에 장비의 모양대로 흔적을 남긴다. 회전하는 장비는 동심원을, 한 방향으로 흐르는 장비는 기울기를, 한 장씩 찍는 노광기는 반복 무늬를 남긴다.

먼저 가를 것은 무작위 불량(Random defect)과 체계적 불량(Systematic defect)이다. 떠다니던 파티클이 아무 데나 떨어져 만든 불량은 웨이퍼 전체에 고르게 흩어지고, 다이 면적과 결함 밀도로 정해지는 바닥 수준의 수율 손실을 만든다(ProcessBook 계측·수율의 수율 모델). 체계적 불량은 무늬를 만든다. 무늬가 있으면 원인이 하나라는 뜻이고, 원인이 하나면 추적할 수 있다.

무늬	모양	흔한 원인
가장자리 고리 Edge ring	바깥 10~20 mm 띠에 불량 집중	식각·증착·세정의 반지름 방향 불균일, 가장자리 막 벗겨짐, 감광막 가장자리 제거(EBR)
중심 Center	중심부 원형 영역	가스 분포·플라즈마 밀도의 중심 편차, CMP 중심 과연마, 스핀 도포 이상
도넛 Donut	중간 반지름의 고리	CMP 헤드의 압력 구역, 척 온도 구역 경계, 회전 세정의 특정 반지름
스크래치	가는 직선이나 호	웨이퍼 반송·핸들링, CMP 패드에 낀 굵은 입자
군집 Cluster	한두 곳에 뭉친 덩어리	파티클 낙하, 국소 오염, 액적·얼룩
레티클 반복	노광 필드마다 같은 자리의 다이	마스크의 결함·오염, 필드 한쪽의 초점 불량
한쪽 치우침	한 방향으로 갈수록 나빠짐	가스·약액이 한쪽에서 들어오는 장비, 웨이퍼 기울어짐, 온도 구배
무작위	고르게 흩어짐	파티클(결함 밀도). 특정 장비로 좁히기 어렵다

한 장만 보면 속기 쉽다. 무작위 불량도 우연히 뭉쳐 보일 수 있고, 약한 무늬는 무작위 불량에 묻힌다. 그래서 같은 로트나 같은 장비를 지난 웨이퍼 여러 장을 겹쳐 다이 자리마다 불량률을 구한 스택 맵(Stacked map)을 본다. 장비가 만드는 무늬는 겹칠수록 진해지고, 웨이퍼마다 자리가 다른 스크래치나 파티클 군집은 겹칠수록 흐려진다. 겹쳐도 남는 무늬가 장비의 지문이다.

SIMULATOR

웨이퍼 맵 탐정

무늬 강도 무작위 불량률

수율—

불량률 r ≥ 130 mm / r < 100 mm—

군집 지수 (1 = 무작위)—

무늬 맞히기대기

선택한 다이 (맵을 눌러 고른다)—

해볼 것: ① 기본 설정은 사건 FB-28의 모습이다. 다이를 눌러 보면 가장자리 불량은 대부분 같은 소프트 빈이고, 안쪽에 흩어진 불량은 빈이 제각각이다. 오른쪽 그래프에서 불량률이 뛰는 반지름을 읽자. ② 무늬 강도를 20%로 낮추고 무작위 불량률을 15%로 올리면 한 장으로는 무늬가 보이지 않는다. "스택 25장"으로 바꾸면 다시 드러난다. ③ 스크래치와 군집은 스택에서 오히려 사라진다. 웨이퍼마다 자리가 다르기 때문이다. 레티클 반복은 겹쳐도 그대로다. ④ "무늬 맞히기"를 누르면 숨겨진 무늬가 나온다. 원인을 골라 보자. 군집 지수는 이웃한 두 다이가 함께 불량인 쌍의 수를 무작위일 때의 기대값으로 나눈 값이다. (300 mm 웨이퍼, 다이 12 mm, 교육용 모델)

웨이퍼 맵이 알려 주는 것은 원인의 종류와 범위다. 반지름 방향 불균일인지, 한 장비의 문제인지, 마스크 문제인지를 가른다. 알려 주지 못하는 것은 다이 안의 위치와 결함의 정체다. 가장자리 고리라는 사실만으로는 식각인지 세정인지 증착인지, 몇 번째 층인지 알 수 없다. 반지름 방향 불균일을 만드는 공정은 여러 개이기 때문이다.

슈무 플롯: 조건을 바꿔 가며 심문하기

양산 테스트는 정해진 몇 개의 조건에서만 합격 여부를 본다. 불량품을 받으면 조건을 넓혀 다시 묻는다. 두 조건을 가로·세로 축으로 잡고 격자의 모든 점에서 같은 테스트를 돌려 합격과 불합격을 칸마다 찍은 것이 슈무 플롯(Shmoo plot)이다. 축은 보통 전원 전압과 주파수(또는 클럭 주기)이고, 전압–온도, 전압–스트로브 시점도 쓴다. 불량이 어떤 조건에 민감한지가 곧 메커니즘의 단서다.

슈무 플롯의 지형. 정상품은 전압이 높고 느릴수록 넉넉하게 합격하고, 경계는 오른쪽 위로 매끄럽게 올라간다. 불량품은 이 합격 영역의 어느 쪽이 깎여 나갔는지로 구분한다. 점선은 깎인 뒤의 새 경계다.

경계의 모양은 지연 모델에서 나온다. 논리 게이트의 지연은 전원 전압이 문턱 전압에 가까워질수록 급격히 늘어난다. 짧은 채널 트랜지스터에 흔히 쓰는 근사가 알파 전력 법칙이다.

$$t_{\text{gate}} \approx k\,\frac{C_L\,V_{DD}}{(V_{DD}-V_{th})^{\alpha}}, \qquad T_{\text{path}} = \sum_i t_{\text{gate},i} + 0.69\,R_{\text{def}}\,C_L \;\le\; \frac{1}{f}$$

$\alpha$는 속도 포화 정도를 나타내는 지수로 긴 채널에서 2, 미세 공정에서 약 1.2~1.5. $R_{\text{def}}$는 경로에 끼어든 결함 저항, $C_L$은 그 뒤에 달린 배선·게이트 용량. 경로 지연이 클럭 주기 $1/f$보다 길면(정확히는 셋업 시간을 뺀 값보다 길면) 불합격이다.

식에서 두 가지를 읽을 수 있다. 첫째, 게이트 지연은 전압에 민감하지만 결함의 RC 지연은 전압에 거의 무관하다. 그래서 저항성 결함은 모든 전압에서 일정한 시간만큼 경로를 늦춘다. 여유가 넉넉한 높은 전압에서는 그 정도를 삼키지만, 게이트 자체가 느려져 여유가 줄어든 낮은 전압에서는 같은 추가 지연이 불합격을 만든다. 4 kΩ짜리 결함 뒤에 60 fF가 달려 있으면 추가 지연은 약 0.69 × 4 kΩ × 60 fF ≈ 170 ps다. 주기 2 ns인 시험에서 여유가 170 ps보다 작은 경로만 걸린다. 둘째, 온도의 효과는 전압에 따라 부호가 바뀐다. 온도가 오르면 이동도는 떨어지고 문턱 전압은 내려간다. 높은 전압에서는 이동도가 이겨 뜨거울수록 느리고, 낮은 전압에서는 문턱 전압이 이겨 뜨거울수록 빠르다. 이것이 온도 반전(Temperature inversion)이다. 미세 공정의 저전압 불량이 저온에서 가장 심한 이유다.

SIMULATOR

슈무 플롯: 전압–주파수

합격불합격정상품 경계시험점 (500 MHz, 1.0 V / 0.85 V)

결함 저항 R 온도

1.0 V 최대 주파수—

500 MHz 최저 전압—

1.0 V 추가 지연—

시험점 1.0 V / 0.85 V—

해볼 것: ① "저항성 비아"와 "정상"을 번갈아 보자. 1.0 V 시험점은 둘 다 합격이지만 0.85 V 시험점은 결함품만 불합격이다. 경계 전체가 왼쪽으로 일정 시간만큼 밀린 모양이다. ② R을 올리면 벽이 계속 왼쪽으로 온다. 약 8 kΩ을 넘으면 1.0 V 시험점도 떨어져 마진 불량이 하드 불량처럼 보인다. ③ "누설(브리지)"은 R이 작을수록 나쁘다. 약해진 구동 트랜지스터가 브리지를 이기지 못하는 전압 아래로는 아무리 느리게 돌려도 불합격이라 바닥이 수평이다. ④ 온도를 −40 °C와 125 °C로 바꿔 보자. 정상품의 경계는 높은 전압에서 뜨거울수록 왼쪽, 낮은 전압에서 뜨거울수록 오른쪽으로 간다. 저항성 비아는 뜨거울 때 0.85 V 시험점이 다시 합격한다. ⑤ "전원 잡음"은 특정 주파수 대역에서만 파인 홈을 만든다. (지연 = 알파 전력 법칙 게이트 지연 + 0.69RC. 결함 저항은 온도에 따라 −0.4%/K로 줄어든다고 가정한 교육용 모델. 경계 칸은 측정 잡음으로 다시 잴 때마다 조금씩 바뀐다.)

슈무 플롯으로 가장 먼저 가르는 것은 하드 불량(Hard fail)과 마진 불량(Marginal fail, soft fail)이다. 하드 불량은 격자 전체가 불합격이다. 조건과 무관하게 논리가 틀리므로 완전한 단선·단락에 가깝고, 정적인 위치 추적 기법이 잘 듣는다. 마진 불량은 일부 영역에서만 불합격이다. 회로는 연결되어 있되 느리거나 약하다. 이런 불량은 불합격과 합격의 경계 조건에 칩을 세워 두고 자극을 줘서 판정이 뒤집히는 곳을 찾는 방식(8장)으로 추적한다. 어느 기법을 쓸지를 슈무 플롯이 정한다.

슈무 플롯이 속이는 경우불합격이 칩 탓이 아닐 수 있다. 프로브 접촉 저항이 크면 전원이 처져 저전압 불량처럼 보이고, 테스터의 타이밍 정확도 한계가 고주파 벽처럼 보인다. 구멍이나 들쭉날쭉한 경계는 시험 환경의 전원 잡음일 때가 많다. 그래서 같은 조건에서 정상품의 슈무 플롯을 함께 찍어 겹쳐 본다. 정상품과 다른 부분만이 증거다.

IDDQ: 가만히 있을 때 새는 전류

CMOS 회로는 값이 바뀌는 순간에만 전류를 쓰고, 멈춰 있을 때는 전원에서 접지로 가는 길이 모두 끊겨 있다. 위쪽 PMOS와 아래쪽 NMOS 가운데 하나는 반드시 꺼져 있기 때문이다. 그래서 클럭을 멈추고 재는 전원 전류, IDDQ(Quiescent supply current)는 이상적으로 누설 전류뿐이다. 여기에 결함이 전류 길을 하나 만들면 그 전류가 고스란히 더해진다.

IDDQ의 원리. 왼쪽은 정상 인버터. 오른쪽은 이웃한 두 신호선이 금속 잔류물로 이어진 경우다. 두 선이 서로 다른 값을 가지는 테스트 벡터에서만 붉은 길로 전류가 흐른다. 같은 값을 가지는 벡터에서는 결함이 보이지 않는다.

$$I_{DDQ} = \underbrace{\sum_{\text{모든 소자}} I_{\text{off}}}_{\text{배경 누설}} \;+\; \underbrace{\frac{V_{DD}}{R_{p} + R_{\text{bridge}} + R_{n}}}_{\text{결함 전류}}, \qquad I_{\text{off}} \propto 10^{-V_{th}/S}$$

$R_p, R_n$은 켜진 트랜지스터의 저항, $S$는 문턱 아래 기울기(상온에서 약 70~100 mV/decade). 문턱 전압을 0.1 V 낮추면 꺼진 트랜지스터의 누설은 10배 넘게 늘어난다.

IDDQ의 장점은 관측이 쉽다는 것이다. 논리 테스트는 결함의 영향이 출력 핀까지 전파되어야 잡지만, IDDQ는 결함을 활성화하기만 하면 전원 핀에서 바로 보인다. 논리 값은 맞게 나오는 약한 브리지나 게이트 산화막 누설도 잡는다. 이런 결함은 지금은 동작해도 나중에 신뢰성 불량이 되기 쉽다.

한계는 배경 누설이다. 1 µm 안팎의 공정에서는 칩 전체의 IDDQ가 1 µA보다 훨씬 작아서 수십 µA의 결함 전류가 뚜렷했다. 미세 공정에서는 문턱 전압이 낮아지고 트랜지스터 수가 늘어 배경 누설이 mA에서 수백 mA에 이른다. 게다가 이 값은 다이마다 몇 배씩 다르다(채널 길이와 문턱 전압의 공정 편차). 문턱을 하나로 정하면 누설이 큰 정상품과 결함품을 가를 수 없다. 그래서 절댓값 대신 차이를 본다. ΔIDDQ는 한 다이 안에서 벡터 사이의 IDDQ 차이를 본다. 배경 누설은 벡터가 바뀌어도 거의 그대로지만 결함 전류는 활성화되는 벡터에서만 계단처럼 올라오기 때문이다. 이웃 다이와 비교하거나 두 전압·두 온도에서 잰 비율을 쓰는 방법도 같은 생각이다.

SIMULATOR

벡터별 IDDQ와 ΔIDDQ

배경 누설 결함 전류 벡터 간 배경 변동

최대 IDDQ / 단일 문턱—

ΔIDDQ (최대−최소) / 한계—

단일 문턱 판정—

ΔIDDQ 판정—

해볼 것: ① 기본값(배경 100 µA, 결함 50 µA)에서 단일 문턱은 결함을 놓치고 ΔIDDQ는 잡는다. 단일 문턱은 누설이 큰 정상품까지 통과시켜야 해서 전형값의 3배로 잡았기 때문이다. ② 배경 누설을 10 mA 이상으로 올리면 위쪽 그래프의 계단이 사라지고, 벡터 간 변동이 결함 전류와 비슷해지면서 ΔIDDQ도 놓친다. ③ 배경을 1 µA로 내리면 같은 결함이 배경의 수십 배로 솟는다. 옛 공정에서 IDDQ가 강력했던 이유다. ④ "저항성 단선"으로 바꾸면 결함이 있어도 막대가 평평하다. 단선은 전류 길을 만들지 않는다. IDDQ 정상은 "결함 없음"이 아니라 "단락 계열이 아님"이라는 뜻이다. (벡터 32개, 브리지는 두 선의 값이 반대인 벡터에서만 활성화. ΔIDDQ 한계는 변동 σ의 6배)

IDDQ가 알려 주는 것은 단락 계열 결함의 유무와 크기, 그리고 어느 벡터에서 활성화되는지다. 활성화 벡터의 목록은 4장의 진단에서 브리지 후보를 좁히는 입력이 되고, 그 벡터에서 칩을 멈춰 두면 6·7장의 발광·발열 관찰이 가능해진다. 알려 주지 못하는 것은 위치다. 전류계는 전원 핀 하나에 달려 있다.

I-V 곡선 추적: 핀 하나씩 청진하기

테스터가 "이 핀이 이상하다"고 지목했거나 패키지 불량품이 들어왔을 때 가장 먼저 하는 측정이 곡선 추적(Curve trace)이다. 전원을 넣지 않은 채 두 핀 사이에 전압을 천천히 쓸면서 전류를 읽는다. 보통 다른 핀을 모두 접지에 묶고 한 핀씩 잰다. 칩이 동작하지 않는 상태의 측정이므로 내부 논리는 보이지 않고, 핀에 직접 달린 것들만 보인다. 본드 와이어와 범프, 패드, ESD 보호 다이오드, 입출력 트랜지스터다.

정상인 신호 핀에는 전원 쪽과 접지 쪽으로 보호 다이오드가 하나씩 달려 있어서, 곡선은 양쪽 약 0.5~0.7 V에서 꺾여 올라가는 모양이다. 그 사이의 평평한 구간에서는 전류가 측정기 바닥 수준이다.

$$I = I_s\left(e^{V/nV_T}-1\right), \qquad V_T = \frac{kT}{q} \approx 26\ \text{mV (상온)}$$

$n$은 이상 계수로 건강한 접합에서 1에 가깝다. 로그 축에서 전류가 10배 느는 데 약 60 mV($n = 1$)가 든다. 손상된 접합은 이 기울기가 눕고($n$이 2~수 이상), 무릎 아래에서도 전류가 흐른다.

SIMULATOR

I-V 곡선 추적기

시험품정상품(기준)전류 한계

단락 저항 전류 한계 (컴플라이언스)

정상품 곡선 겹치기

+0.3 V 전류—

무릎 전압 (1 µA) +/−—

원점 저항—

판독—

해볼 것: ① "저항성 단락"은 원점을 지나는 직선이 다이오드 곡선에 더해진 모양이다. 저항을 100 kΩ 이상으로 올리면 선형 축에서는 정상품과 구별되지 않는다. 로그 축으로 바꾸면 무릎 아래 구간이 들려 있는 것이 보인다. ② "누설"은 선형 축에서 정상과 똑같다. 로그 축에서만 보인다. 양(+)쪽이 음(−)쪽보다 큰 것은 한쪽 접합만 샌다는 뜻이다. ③ "손상된 접합"은 무릎이 뭉개지고 원점 근처부터 전류가 흐른다. 저항성 단락과 달리 직선이 아니다. ④ "단선"은 양쪽 모두 측정기 바닥(약 1 pA)이다. ⑤ 전류 한계를 낮추면 곡선이 그 값에서 잘린다. 한계를 걸지 않으면 측정 자체가 결함을 태운다. (다른 핀은 모두 접지, 상온)

곡선 모양	해석	다음에 의심할 곳
양쪽 다 전류 없음	단선	본드 와이어·범프·패키지 배선(5장의 X선, TDR)
원점을 지나는 직선	옴성 단락. 기울기의 역수가 저항	수 Ω 이하면 금속 단락·패키지, 수 kΩ 이상이면 얇은 잔류물이나 실리콘 경로
무릎 아래에서 nA~µA 전류	접합이나 산화막의 누설	극성으로 어느 접합인지 좁힌다. 발광 관찰(6장)의 좋은 대상
뭉개진 무릎, 낮은 꺾임 전압	접합 손상. ESD·EOS 흔적	패드 옆 보호 소자. 광학 검사로 녹은 자국을 찾는다
정상품과 같음	핀 주변은 정상	결함은 내부 회로에 있다. 테스트 데이터와 진단으로

비교와 전류 한계: 곡선 추적의 두 원칙첫째, 반드시 정상품과 겹쳐 본다. 핀마다 달린 보호 구조가 달라 "정상 곡선"이 핀마다 다르다. 같은 제품의 정상품, 그것이 없으면 같은 칩의 같은 종류 핀이 기준이다. 둘째, 전류 한계(Compliance)를 낮게 걸고 시작한다. 가느다란 금속 필라멘트 단락은 수 mA만 흘려도 녹아서 끊어지고, 누설 경로는 전류를 흘리면 저절로 사라지거나 커진다. 결함이 바뀌면 처음의 증상은 다시 볼 수 없다. 이 측정은 비파괴지만, 조심하지 않으면 가장 먼저 증거를 없애는 측정이 된다.

진술의 한계: 증상은 알지만 위치는 모른다

이 장의 도구들이 답하는 질문을 정리하면 다음과 같다.

도구	알려 주는 것	알려 주지 못하는 것	시료에 남기는 것
빈·데이터 로그	어느 항목, 어느 조건에서 실패했는가	왜, 어디서	프로브 자국
웨이퍼 맵	원인이 무작위인가 체계적인가, 웨이퍼 위 분포	다이 안의 위치, 층, 결함의 정체	없음(데이터 분석)
슈무 플롯	하드인가 마진인가, 전압·속도·온도 민감도	어느 넷, 어느 소자인가	거의 없음. 극단 조건은 스트레스가 된다
IDDQ	단락 계열 결함의 유무와 전류 크기, 활성화 벡터	단선 계열 결함, 위치	없음
곡선 추적	핀 주변의 단선·단락·누설·접합 손상	내부 논리 회로의 결함	전류 한계를 넘기면 결함이 바뀐다

전기 테스트는 칩을 핀으로만 본다. 핀은 수백~수천 개이고 그 안의 트랜지스터는 수억~수십억 개다. 테스트는 "무엇이 잘못되었는가"에는 꽤 자세히 답하지만 "어디가 잘못되었는가"에는 웨이퍼 위 좌표까지만 답한다. 가로세로 수 mm인 다이 안에서 수십 nm짜리 결함의 자리를 찾는 일은 따로 해야 한다. 그 첫걸음은 여전히 데이터다. 스캔 테스트의 실패 기록을 설계 정보와 맞춰 보면 의심 넷을 수십 개 이하로 좁힐 수 있다. 4장이 그 이야기다.

CASE FB-28사건 파일 · 3장

가장자리 고리, 낮은 전압, 조용한 IDDQ

앞에서 알게 된 것은 두 가지였다. 특정 로트의 수율이 약 6%p 떨어졌고, 불량 모드는 저전압 스캔 테스트 불량이다. 용의자는 저항성 결함이었다. 이 장의 도구로 첫 진술을 받는다.

웨이퍼 맵. 불량 다이는 고르게 흩어지지 않았다. 반지름 약 130 mm 바깥의 고리에 몰려 있다. 무작위 파티클이 아니라 반지름 방향으로 불균일한 공정이 원인이라는 뜻이다. 슈무 플롯. 불량 다이는 1.0 V에서 정상이고, 0.85 V 아래와 고주파 모서리에서 불합격이다. 격자 전체가 아니라 한 모서리만 깎였으므로 마진 불량이다. IDDQ. 모든 벡터에서 정상 범위다. 단락이나 누설 계열은 아니다.

얻은 단서가장자리 고리(체계적 불량). 저전압·고주파에서만 불합격(지연성 마진 불량). IDDQ 정상(단락 아님).

아직 모르는 것다이 안의 어느 넷, 어느 층인가. 가장자리에서 불균일했던 공정이 무엇인가.

다음 단계스캔 테스트의 실패 기록으로 의심 넷을 좁힌다(4장).

핵심 정리

불량은 테스터의 데이터로 먼저 신고된다. 하드 빈은 큰 분류, 소프트 빈은 실패한 항목과 조건이다. 양산 테스트는 첫 실패에서 멈추므로 분석용으로는 전체 기록을 다시 받는다.
웨이퍼 맵의 무늬는 장비의 지문이다. 가장자리 고리·중심·도넛은 반지름 방향 불균일, 반복 무늬는 마스크, 스크래치는 핸들링을 가리킨다. 스택 맵은 약한 체계적 무늬를 드러내고 웨이퍼마다 다른 불량은 지운다.
슈무 플롯은 하드 불량(전 영역 불합격)과 마진 불량(일부 영역)을 가른다. 저전압 바닥은 누설·약한 구동, 당겨진 고주파 벽은 저항성 결함과 느린 경로를 시사한다. 정상품과 겹쳐 본다.
IDDQ는 정지 상태 전원 전류로 단락 계열 결함을 잡는다. 미세 공정에서는 배경 누설과 그 편차 때문에 절댓값 대신 ΔIDDQ 같은 차이를 본다. 단선 계열 결함은 보이지 않는다.
곡선 추적은 핀 간 I-V로 단선·옴성 단락·누설·접합 손상을 구분한다. 정상품과 비교하고, 전류 한계를 낮게 걸어 결함을 바꾸지 않는다.
이 단계가 주는 것은 증상의 종류와 웨이퍼 위 분포다. 다이 안의 위치는 주지 않는다.

확인 퀴즈

한 로트 25장의 스택 맵에서, 노광 필드마다 같은 자리의 다이 하나가 거의 모든 웨이퍼에서 불량이다. 가장 먼저 의심할 것은?

같은 마스크가 필드마다 반복 전사되므로 마스크의 결함은 필드 주기로 되풀이된다. 스크래치나 파티클은 웨이퍼마다 자리가 달라 스택에서 흐려진다.

어떤 불량 다이의 슈무 플롯이 전압·주파수 전 영역에서 불합격이다. 알맞은 해석은?

마진 불량은 일부 영역에서만 불합격이다. 전 영역 불합격은 논리가 고정된 결함이며, 고착 고장 모델과 정적 위치 추적이 잘 맞는다.

28 nm SoC에서 IDDQ의 단일 문턱 판정이 잘 듣지 않는 주된 이유는?

결함 전류는 여전히 수십 µA~mA지만 배경 누설이 mA 이상으로 커지고 다이마다 몇 배씩 달라졌다. 그래서 벡터 간 차이(ΔIDDQ)나 이웃 다이와의 비교를 쓴다.

핀과 접지 사이 I-V 곡선이 원점을 지나는 직선이고 기울기는 1 V당 2 mA다. 측정을 계속하기 전에 할 일로 가장 알맞은 것은?

약 500 Ω의 옴성 단락이다. 전류를 더 흘리면 가는 단락 경로가 녹아 끊어져 증거가 사라질 수 있다. 정상품과의 비교로 그 핀의 원래 곡선이 무엇인지부터 확인한다.